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ピンエレクトロニクス (PE) 用の典型的な集積回路 (IC) ソリューションは、複数の異なるプロセス技術で複数の半導体企業によって提供されています。長年にわたり、単一の被測定デバイス (DUT) のすべての機能をサポートする一般的なチップセットには、バイポーラ、相補バイポーラ、BiCMOS、SiGe BICMOS、CMOS、HV CMOS、GaAs、およびフィールド プログラマブル ゲートが含まれてきました。アレイ (FPGA)。異なる ATE 機能に使用されるこれらの異なるテクノロジはそれぞれ個別にパッケージ化されています。このため、ATE のソリューションはかなりの基板スペースを占有し、消費電力とコストも大幅に増加し、チャネルの熱設計で関連する熱除去に対処することが困難になります。これにより、チャネルのボード サイズに制限が生じ、並行してテストできるデバイスの数が制限され、$/デバイスのテスト時間に影響を与えます。これはコストと電力の問題でもあります。新しい高度な CMOS テクノロジーは、ATE にパラダイム シフトをもたらします。 CMOS は、高レベルの統合、単一ダイ上の多数のチャネル、および低電力と低コストを実現できます。 CMOS に統合する機能により、複数のデバイスを並行してテストできるため、DUT あたりのテスト時間とテストコストが削減されます。この傾向は、この新しいタイプの ATE を可能にする CMOS の新しい独自のプロセス機能によって始まりました。チャネル サイズの縮小、コストと電力の削減、および複数の DUT の並列テストは、以前は CMOS プロセス テクノロジの進化を利用することなく実現されていた概念です。現在、PXI 計測器カードには 64 の高速デジタル チャネルを、一般的な計測器カードには 192 以上のチャネルを搭載できます。このレベルのチャネル密度により、32、64、または数百もの DUT を並行してテストできます。

シリコン バイポーラ テクノロジーは、歴史的に ATE ピン エレクトロニクス集積回路に使用されてきました。これは、ピンに大きな電圧振幅が必要であり、古いバイポーラ技術のバイポーラ トランジスタのブレークダウン電圧がこれらの要件をサポートできるという事実の結果でした。近年では、シリコン ゲルマニウム (SiGe) BiCMOS テクノロジーも PE 用に検討されています。 SiGe テクノロジーには複数のバイポーラ デバイス タイプがあり、ブレークダウン電圧とデバイス FT の間のトレードオフが可能です。さらに、SiGe バイポーラ デバイスのエミッタ フィーチャ サイズにより、ピン エレクトロニクスの制御用の一部の CMOS サポート回路だけでなく、複数の PE チャネルを同じダイ上に統合することができます。これは、チャネル長が 0.35 mm ~ 0.18 mm の SiGe BiCMOS テクノロジーの CMOS デバイスを活用できる結果です。


ミステリー:SOC 8進500 MHz統合ピンエレクトロニクス

現在、バイポーラは、自動車などの市場向けのボード レベル製品をサポートするピン エレクトロニクスの検討対象となっていますが、高度な ATE を使用する、現在および将来の SOC のテスト、多くの新規および新興の大量生産市場向けの製品でもあります。これらの新しいテスト プラットフォームでは、チャネルあたり ($ / チャネル) が問題となり、CMOS はさまざまな理由からバイポーラの競合相手になりました。 ATE エレクトロニクスの現在および将来の推進力は、$/チャネルと ATE のチャネルあたりの物理ボード サイズを削減することですが、これはバイポーラまたは SiGe BiCMOS のいずれにおいても困難な命題です。アナログ混合信号 CMOS テクノロジーのノードは、関連する降伏電圧とともに引き続き下方に駆動されますが、これらのテクノロジーに、高降伏電圧 (HV) のアナログ混合信号 CMOS デバイスを可能にする可変ドレイン デバイスなどのいくつかの特殊デバイスが追加されています。アナログ混合信号 CMOS にピンエレクトロニクスを組み込む可能性が可能になります。現在の HV デバイスは 30V を超える降伏電圧をサポートしていますが、これは 50V を超える電圧まで進化するでしょう。現在の PE CMOS ソリューションは 180 nm から 65 nm に移行しており、このテクノロジーのノード削減により HV デバイスの能力が向上しています。   

ATEサポートエレクトロニクスはそれ自体がSOCになりつつあり、タイミング生成などの特殊プロセスで個別にパッケージ化されたデバイスとして使用されていた多くの機能が統合され、現在では高レベルの統合でCMOSプロセスに組み込むことが可能になっています。アナログおよびデジタル ATE 機能を単一の SOC に統合できるため、ATE のサイズとコストを削減できます。さらに、すべての信号処理とデジタル キャリブレーションをオンチップに組み込むことができるため、デバイスの導入が容易になります。現在、FPGA にタイミング ジェネレータ (TG) を実装している ATE の顧客は、PE を含むカスタム SOC にこの機能を組み込むことができるようになりました。この統合の機会により、PE と同じ SOC 上に顧客固有の TG IP を配置できるようになります。 TG は、現在の FPGA ソリューションよりも解像度が高く、ジッターが低く、顧客にとってより高いプログラマビリティと柔軟性を備えています。 CMOS ノードのスケーリングを利用することで、$/チャネルの低減、電力の低減、およびボード上の設置面積の縮小にもつながります。      

ATE の基板サイズの縮小に向けたこの取り組みは、従来は基板上の個別のデバイスであった機能を HV CMOS デバイスで置き換えることを検討することによっても可能になります。これらの CMOS HV デバイスは複数のゲートも備えており、既知の設計技術を通じて大きな電圧振幅をサポートするために利用できます。 HV デバイスは、パラメトリック測定ユニット (PMU) やデバイス電源 (DPS) などの ATE 機能を PE および TG と同じ SOC 上に統合することも可能にし、単一のダイで多くのチャネルをサポートします。したがって、アナログ混合信号 CMOS テクノロジーは、これまでディスクリート表面実装 (SMT) デバイスや異なるプロセス技術で個別にパッケージ化されたデバイスであった複数のデバイスタイプの統合を通じて、チャネルサイズとコストの削減に向けて推進されています。 HV CMOS デバイスの周波数性能が向上し続けるにつれて、歴史的にバイポーラであった ATE の機能に関して、CMOS がバイポーラおよび SiGe テクノロジーに匹敵し、それらに取って代わる機会が増えるでしょう。現在、HV CMOS は > 200 ~ 400 MBps のピン エレクトロニクスをサポートできます。これは、アナログ混合信号 CMOS プロセスの進化により 2 ~ 4 GBps に進化し、PE チャネル数は 8 を超えます。チャネルあたりの基板サイズは重要な考慮事項です。 HV CMOS およびより小型のジオメトリ CMOS デバイスを利用して統合できるすべての機能は、このテクノロジを利用して実行できます。これにより、理想的には、大きな値のコンデンサと CMOS SOC を備えた基板が得られ、基板サイズが物理的な限界まで縮小されます。   

チャネル密度の向上という点では、アナログ ミックスド シグナル CMOS により、チャネル密度が 1 チップあたり 2 チャネルから、最も一般的な 8 チャネルに増加し、チャネルあたりの消費電力が同等のバイポーラ製品に比べて 2 倍から 4 倍低くなりました。 CMOS テクノロジー ノードの削減により、パッケージングの小型化、消費電力の低減、集積度の向上、コストの削減が可能になります。これらの要因はすべて、CMOS が提供する $/チャネルの減少に寄与し、バイポーラでは競合できなくなります。さらに、現在の CMOS 設計を下位ノードに移植することで、開発コストと生産コストを削減できます。高度なアナログ混合信号 CMOS の利用は、最終 ATE 製品の $/チャネル コストの削減を実現する ATE 顧客向けの SOC ソリューションの開発に使用できます。 ATE の将来は、CMOS テクノロジーのノードが縮小し続けるにつれて、より多くのピン数とより高速な SOC をテストすることになります。これらの課題に対処するには、常に対応する ATE チップ ソリューションが必要です。 PE とサポートする ATE 機能がそれに追いつくために縮小するのは、明らかに自然な流れです。この傾向を実現し、この道を継続して、$/チャネルとそれに伴う基板スペースを削減しながら、低消費電力で高速 ATE ソリューションを提供する独自の ATE ソリューションを提供する機会があります。この認識に基づいて独自の ATE SOC ソリューションを貴社に提供することができ、ATE 市場での差別化となるソリューションを提供できるようになります。    

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